CMOS反相器電路解析
一、電路原理圖與物理版圖
CMOS反相器由NMOS和PMOS晶體管組成，其電路原理圖和物理版圖如下圖所示。物理版圖相當于MASK圖形，集成電路制造基于此圖形，經(jīng)光刻、生長、注入等工藝逐層實現(xiàn)。因此，任何電路圖最終需轉(zhuǎn)換為物理版圖供生產(chǎn)。
CMOS反相器實際剖面圖如下，展示了其層疊結(jié)構。
通常，VDD與VBBp連接且接至VDD，作為PMOS的源端；VBBn與GND連接并接地，充當NMOS的源端。隨著工藝尺寸縮小，為節(jié)省面積，VBBp和VBBn不再與每一門電路的VDD和GND連接，而是每隔幾個電路連接一次。不過，這會導致襯底偏置電壓（VBS）與源端出現(xiàn)minor電壓差，進而改變閾值電壓VT。VBS與VT呈反比關系：VBS越大，VT越小；VBS越小，VT越大。
對于數(shù)字集成電路工程師而言，了解襯底偏置電壓對VT的影響即可。在先進工藝中，為實現(xiàn)低功耗設計，BodyBiasingGenerator（BBG）可微調(diào)偏置電壓，在功耗與性能間做出權衡。降低VT能提升性能，但會增加漏電；提高VT可減少漏電，但對性能有負面影響。
二、電路分析
（一）電路組成與負載電容
CMOS反相器電路包含一個負載電容CL。對于CMOS門電路，其輸出需驅(qū)動負載。一般而言，CMOS門電路的負載是金屬連線與地之間的電容以及下一級電路輸入柵極與地之間的電容。由于MOSFET是電壓控制電流器件，僅靠電流無法實現(xiàn)邏輯傳遞。負載電容在充電和放電過程中，使其節(jié)點在VDD和地電勢間跳變，從而傳遞邏輯數(shù)值。
（二）反相器轉(zhuǎn)移特性曲線
假設PMOS和NMOS的VT值相同，輸入電壓變化引起的輸出電壓變化曲線（反相器轉(zhuǎn)移特性曲線）如下：
A區(qū)域：當輸入電壓Vin在0V到VTN之間時，NMOS截止，PMOS處于非飽和狀態(tài)，但無電流通路，因此無電流流過，輸出電壓保持不變。
B區(qū)域：Vin在VTN到1/2VDD之間時，NMOS處于飽和狀態(tài)，PMOS處于非飽和狀態(tài)。由于PMOS的VDS不大，電流較小，電容放電速度較慢。
C區(qū)域：當Vin在1/2VDD附近時，NMOS和PMOS同時處于飽和狀態(tài)，放電速度突然增大。此時，PMOS很快達到飽和狀態(tài)（VDS增加），而NMOS很快達到非飽和狀態(tài)（VDS減少），隨后進入D區(qū)域。
D區(qū)域：Vin在1/2VDD到接近（VDD-VTP）的區(qū)間時，NMOS處于非飽和狀態(tài)，PMOS處于飽和狀態(tài)。由于NMOS的VDS不大，電流較小，電容放電速度較慢。
E區(qū)域：當Vin大于VDD-VTP時，PMOS截止，無電流通路，輸出電壓固定在0V。
從上述特性可見，輸入電壓為VDD時，輸出電壓為0V；輸入電壓為0V時，輸出電壓為VDD，滿足反相器的邏輯關系。
（三）輸入電壓與電路電流的關系
分析表明，當輸入電壓小于NMOS的VT或大于VDD-|VTP|時，電路幾乎不產(chǎn)生電流。僅在中間區(qū)間，才會產(chǎn)生較大電流，尤其當兩個管子均處于飽和狀態(tài)時。這種特性意味著電路在不發(fā)生狀態(tài)翻轉(zhuǎn)時幾乎不消耗電流，而一旦發(fā)生翻轉(zhuǎn)，借助NMOS和PMOS的互補性，可迅速實現(xiàn)狀態(tài)轉(zhuǎn)換，進而提升電路性能。
通過以上分析，深入理解CMOS反相器的電路原理和特性，有助于在數(shù)字集成電路設計中更好地運用和優(yōu)化反相器，以實現(xiàn)高性能、低功耗的電路設計。
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